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🥇 Arquitectura de CPU central Alder Lake-S Gracemont de próxima generación de Intel para admitir conjuntos de instrucciones AVX / AVX2. AVX-VNNI

Intel Alder Lake AVX-AVX2

Se dice que la próxima generación de procesadores Alder Lake-S Core de Intel son los primeros procesadores de escritorio convencionales basados ​​en 10 nm de la compañía, y ya hemos visto documentos, hojas de datos y notas de la versión de estas CPU que también aparecieron en el sitio web para desarrolladores de Intel. Se ha confirmado que estos procesadores también admiten un nuevo zócalo LGA 1700.

En julio, Intel confirmó que su línea de CPU Alder Lake-S de 10 nm de próxima generación se lanzará en la segunda mitad de 2021. Intel también ha confirmado que las CPU Alder Lake-S utilizarán una nueva arquitectura de procesador Hybrid Core / Atom. Se espera que estas CPU admitan la memoria DDR5 y la interfaz PCIe 5.0, aunque antes se hablaba en la web de que también podrían lanzarse con soporte para PCIe gen-4.0.

Como su nombre lo indica, el zócalo LGA1700

está compuesto por 1.700 pines, lo que nos da 500 pines más que el zócalo LGA1200 existente que alberga el Comet Lake-S y la próxima serie de procesadores Rocket Lake-S.

La línea de CPU Alder Lake-S será la primera arquitectura Intel en ofrecer ARM grande pequeño enfoque a los procesadores de escritorio. Alder Lake-S presentaría una configuración de 8 + 8 núcleos, en la que la mitad de los núcleos serán Big Cores y el resto del resto serían Small Cores. Por tanto, estos procesadores contarían con un total de 16 núcleos en un solo paquete.

Según un informe, estas arquitecturas son Golden Cove (sucesor de Willow Cove) y Gracemont (sucesor de Tremont), respectivamente. Se espera que Willow Cove aparezca en la próxima serie de procesadores Rocket Lake-S.

Intel actualizó recientemente su “Arquitectura Conjunto de instrucciones Extensiones y referencia de programación de funciones futuras‘Documento oficial de la compañía, que revela algunos detalles más sobre su próxima línea de procesadores Alder Lake. Este archivo PDF de referencia lo utilizan generalmente los desarrolladores de software y los analistas técnicos. Como ya sabe, la línea de CPU Alder Lake-S de próxima generación de Intel contará con núcleos Golden Cove de alto rendimiento y núcleos Gracemont de bajo consumo, en un diseño de arquitectura híbrida. Este artículo se centra en la funcionalidad y la compatibilidad con el conjunto de instrucciones de los núcleos Gracemont.

Los pequeños núcleos de baja potencia se han visto limitados principalmente por la limitación de tamaño y las cifras de consumo de energía y no tenían soporte para las instrucciones requeridas para varias tareas informáticas de alto rendimiento, y también para cargas de trabajo de codificación / decodificación de medios, incluidas otras similares pesadas Tareas. Pero esto ahora va a cambiar con la alineación de Alder Lake-S CUP, y los próximos núcleos Gracemont tendrán soporte para AVX, AVX2 y AVX-VNNI conjuntos de instrucciones, respectivamente.

Según el documento de Intel, todos los núcleos utilizados en la arquitectura de Alder Lake admitirán instrucciones AVX, AVX-VNNI, AVX2 y UMONITOR / UMWAIT / TPAUSE; sin embargo, no serán compatibles con el conjunto de instrucciones Intel AVX-512. Tener AVX-512 podría haber ayudado aquí, ya que la falta de soporte significa que la CPU no podrá descargar cargas de trabajo de sus núcleos Golden Cove a los núcleos Gracemont. En caso de que no lo supiera, UMONITOR, UMWAIT y TPAUSE son un conjunto de instrucciones de espera del usuario.

UMONITOR arma el hardware de monitoreo de direcciones usando una dirección. Un almacenamiento en una dirección dentro del rango de direcciones especificado activa el hardware de monitoreo para despertar al procesador que espera en umwait.

UMWAIT, por otro lado, indica al procesador que ingrese en un estado optimizado dependiente de la implementación mientras monitorea un rango de direcciones. El estado optimizado puede ser un estado optimizado de potencia / rendimiento de peso ligero o un estado optimizado de potencia / rendimiento mejorado. TPAUSE indica al procesador que entre en un estado optimizado dependiente de la implementación c0.1 o c0.2 y que se active cuando el contador de marca de tiempo alcance el tiempo de espera especificado.

Hay dos estados optimizados de este tipo para elegir: estado optimizado de potencia / rendimiento liviano y estado optimizado de potencia / rendimiento mejorado. La selección entre los dos se rige por el bit de registro de entrada explícito[0] operando fuente.

No obstante, el AVX-512 de Intel tiene un uso limitado en las aplicaciones de usuario del Cliente y también pueden requerir más potencia. Sin embargo, la microarquitectura Gracemont admite instrucciones AVX de 256 bits. Por lo general, la adición de AVX-512 requiere hardware adicional y un aumento del ancho de banda de interconexión, lo que aumenta el consumo de energía y también aumenta el tamaño de la matriz.

Por lo tanto, agregar soporte para AVX en Gracemont permitirá que estos núcleos de bajo consumo ejecuten cargas de trabajo de alto rendimiento y otras aplicaciones exigentes, sin requerir la necesidad de utilizar los núcleos Golden Cove de alto rendimiento para estas tareas. Suponiendo que ambos núcleos en Alder Lake también pueden funcionar simultáneamente, los núcleos de baja potencia también pueden ayudar a los núcleos Golden Cove de alto rendimiento, si es necesario, a exprimir cada gramo de rendimiento de las cargas de trabajo DL.

Todavía no tenemos todos los detalles sobre la arquitectura de Alder Lake. Además de las instrucciones AVX y AVX2 existentes, las CPU de Intel Alder Lake y HPC Sapphire Rapids también tendrán soporte para AVX-VNNI (instrucción de red neuronal vectorial) que se utiliza para el aprendizaje profundo.

Intel Alder Lake AVX-AVX2

En julio, una nueva actualización del compilador GNU fue publicada por Phoronix, que incluía una lista de instrucciones compatibles tanto para el próximo centro de datos de Intel / chips HPC Sapphire Rapids como para los chips de escritorio Alder Lake.

La línea de CPU de Alder Lake carecía notablemente de soporte completo para el AVX-512, una instrucción SIMD introducida recientemente por Intel para sus chips de escritorio. Estos conjuntos de instrucciones también están deshabilitados en el último híbrido de Intel. Lakefield papas fritas. Esto se hace para mantener el conjunto de instrucciones más consistente entre núcleos (aunque los núcleos pequeños de Atom Tremont carecen de soporte para instrucciones AVX).

Esto también facilita las rutinas de programación del sistema operativo que apuntan a diferentes cargas de trabajo en los núcleos correspondientes. Por lo tanto, la falta de compatibilidad con AVX-512 para Alder Lake-S es una prueba más de que Intel traerá un nuevo diseño de arquitectura de núcleo híbrido a las PC de escritorio.

Sin embargo, debe tenerse en cuenta que si bien la falta de compatibilidad con AVX-512 sugiere un diseño híbrido, la “matriz de compatibilidad” de Alder Lake tiene una lista de instrucciones AVX estándar que no son compatibles con la generación actual. Núcleos de Atom Tremont. Entonces, esto significa que la próxima generación de núcleos Atom Gracemont, que se consideran en gran medida núcleos “pequeños” utilizados en Alder Lake, podrían brindar soporte AVX, aunque de manera limitada.

Los chips Sapphire Rapids, por otro lado, admiten muchas instrucciones AVX, como por ejemplo AVX512F, CLWB, AVX512VL, AVX512BW, AVX512DQ, AVX512CD, AVX512VNNI y el nuevo AVX512BF16 que permite el soporte para bfloat 16, que es un formato numérico compacto que tiene un rendimiento similar al FP32, pero con solo la mitad de los bits.

Además, según un informe publicado por Zhihu, la nueva tecnología híbrida en la próxima arquitectura de Alder Lake permitiría que ambos núcleos de CPU (pequeños y grandes) compartieran el mismo conjunto de instrucciones y registros, pero la disponibilidad de ciertas instrucciones dependerá de qué núcleo está realmente habilitado y activo.

El usuario también compartió una captura de pantalla del documento interno de Intel que sugiere que algunos de los siguientes conjuntos de instrucciones AVX, TSX-NI y FP16 se desactivarán cuando la tecnología híbrida esté habilitada (tanto los núcleos grandes como los pequeños están habilitados al mismo tiempo) .

Las instrucciones solo funcionarán cuando la tecnología híbrida esté discapacitado, lo que significa que los núcleos pequeños están desactivados. Si está deshabilitado, podemos pensar en el modo / estado PL del procesador, aunque necesito más información técnica para confirmar cómo funcionará esto en las PC de escritorio. Tanto el núcleo grande como el pequeño tendrán la misma cantidad de conjuntos de instrucciones y registros específicos del modelo, pero tendrán diferentes poderes de cálculo y la sobrecarga también será diferente.

Podemos suponer que los núcleos grandes tienen mayor rendimiento y velocidades de reloj, mientras que los núcleos pequeños van a ser más eficientes energéticamente. La arquitectura de núcleo grande / pequeño de ARM tiene más sentido para los dispositivos móviles, para ahorrar energía, pero aún no sabemos cómo funcionará realmente esta tecnología híbrida en las computadoras de escritorio.

La arquitectura de CPU de Alder Lake-S también contará con el conjunto de “instrucciones de degradación de línea de caché” de CLDEMOTE, que he explicado en detalle en mi artículo anterior. Aunque, para reiterar, la instrucción CLDEMOTE sugiere al hardware que la línea de caché que contiene la dirección lineal debe moverse (degradarse) de la caché (s) más cercana al núcleo del procesador a un nivel más distante del núcleo del procesador.

Las instrucciones CLDEMOTE se utilizan para que el sistema operativo pueda decirle al núcleo del procesador qué línea específica en el caché ya no se necesita, y su contenido se puede mover a otro lugar, sin embargo, no directamente a la memoria operativa principal, sino al caché del procesador, en niveles superiores (de L1 a L2 y de L2 a L3).

Intel aún no ha anunciado una fecha de lanzamiento exacta para los procesadores Alder Lake-S, pero dado que Alder Lake-S es el sucesor de Tiger Lake, los procesadores debutarán como la línea de 12th Generation Core el próximo año, segunda mitad de 2021.

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Con información de: www.tecnologizando.com/

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